Инженер по верификации RTL МСК

Требования: Опыт верификации и/или разработки RTL;

Знакомство с архитектурой хотя бы одного современного процессора;

Уверенный пользователь RTL симулятора (any vendor);

UVM;

Хорошее знание Verilog/SystemVerilog;

Уверенный пользователь Linux;

Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.


Обязанности: Подключение и настройка VIP для различных устройств и интерфейсов;

Настройка VIP для задач тестирования СнК (настройка типа и плотности трафика, поведения устройства и т.д.);
Разработка UVM-окружения для блоков собственной разработки и тестов для них;
Составление верификационного плана;

Написание SVA и точек функционального покрытия (functional coverage), сведение их с планом верификации, анализ результатов;
Интеграция модульной среды на уровень системы;
Разработка системных стимулов и точек покрытия для soft-base тестов СнК;
Постановка на регрессионное тестирование;
Отладка ошибок.